时序约束原理

佚名 6年前 (2019-04-25) 随笔 1433人围观抢沙发百度已收录

一、时序原理

1．建立时间和保持时间

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（1）建立时间Tsu：set up time，触发器的时钟上升沿到来以前，数据必须准备好的时间，如果建立时间不足，数据将不能在这个时钟上升沿被稳定的打入触发器。

（2）保持时间Th：hold time，触发器的时钟上升沿到来以后，数据被锁存消化的时间。如果保持时间不足，数据将不能在这个时钟上升沿被稳定的打入触发器。

（3）建立/保持时间是D触发器的一个固有属性，是确定的、不变的。

（4）解决建立时间不足的方法是“减少延时”，而解决保持时间不足的方法是“增加延时”。

（5）FPGA所有时序问题，根本原因都是“建立时间和保持时间”的问题。（面试必考）

2．电路的延时

（1）理论状态

（2）实际状态，中间有时间富余

（3）最高时钟频率

Tclk(min)= Tco + Tdata + Tsu，这是最快时间，其倒数即为最高时钟频率。

3．关键路径

（1）关键路径：延时最长的路径，决定了能跑到的最高频率，A-E和B-E都是关键路径

（2）关键路径是某个点到某个点之间的。如图红色线所示。

（3）思考：我一定要跑300M，怎么办？

4．流水线设计

（1）设计时优化：举例s = a * b * c * d，没有增加硬件资源，但得到了优化

（2）继续优化，形成流水线设计。（中间加了一个寄存器进行暂存）

（3）继续优化，乘法器变成加法器。

举例：设reg[3:0] a，reg[1:0] b，求f = a*b。

做法：乘法变加法，f = a*b = a*b[0] + {a,1’b0}*b[1]

（4）继续优化，加法器分成门级电路等，不断细分，时钟频率得到很大提高。

（5）优化举例：

//原设计：
a <= A + B + C + D;
b <= a + E;
-----------------------
//优化设计1：
a_tmp1 <= A + B;
a_tmp2 <= C + D;
a      <= a_tmp1 + a_tmp2;
b      <= a + E;
-----------------------
//优化设计2，使用assign：
assign a_tmp1 = A + B;
assign a_tmp2 = C + D;
a <= a_tmp1 + a_tmp2;
b <= a + E;

5．通俗理解

某生产线分成4步骤并行工作，A要2小时，B要1小时，C要3小时，D要0.5小时。规定每隔3小时交接一次，要求到点前5分钟交接，到点后10分钟才能工作。那么：

（1）到点前5分钟，类似于FPGA的建立时间。

（2）到点后10分钟，类似于FPGA的保持时间。

（3）每隔3小时交接一次，类似于FPGA的时钟周期。

（4）2小时、1小时等，类似于FPGA的路径延时（Tco+Tdata）。

（5）C花费时间最长，类似于FPGA的关键路径。

（6）为了优化，可以将C的1小时工作，交给D来做。

（7）该生产线实际上不能正常运转。

6.深刻理解建立时间和保持时间

信号	含义	信号	含义
clk	系统时钟	Tclk	时钟周期
clk_1	源寄存器对应时钟	Tclk1	时钟到源寄存器REG1的时间
clk_2	目的寄存器对应时钟	Tclk2	时钟到目的寄存器REG2的时间
data2_D	目的寄存器D端数据	Tskew	时钟偏移时间：Tclk2 - Tclk1
data2_Q	目的寄存器Q端数据	Tco	数据在寄存器内部传输的时间
Tsu	建立时间	Tdata	数据的组合逻辑传输的时间
Th	保持时间